一、氮注入多晶硅栅对超薄SiO_2栅介质性能的影响（论文文献综述）
杨超[1]（2020）在《SiC MOS电容的平带电压漂移特性测量及控制技术》文中认为碳化硅（SiC）半导体由于其优异的物理和电学特性,近些年越来越引起人们广泛地关注,是应用于高温、高压和大功率电子器件领域的热门材料。与si热氧化技术的兼容性使SiC有利于制造金属氧化物半导体场效应晶体管（MOSFET）。随着各种钝化技术特别是氮钝化技术的发展,较差的界面性能得到显着改善,沟道迁移率已达到可接受的水平。然而,SiC MOSFET器件存在着另一个关键的问题,即工作电压应力下的阈值电压（Vth）漂移问题,也称为偏压温度不稳定性,这限制了 SiC MOS器件的进一步商业化应用。因此,准确评价这种不稳定性、探究不稳定的行为和机制、开发不稳定漂移的抑制技术是现阶段SiC MOSFET器件急需解决的关键问题。本论文通过借助SiC MOS电容的平带电压（Vfb）来评价上述不稳定性。考察了测量因素对于Vfb不稳定性的影响,建立了 SiC MOS电容Vfb不稳定性的表征评价体系;研究了偏压温度应力下的不稳定行为,重点对应力温度下的漂移行为和机理进行了探讨;开发了电子回旋共振（ECR）微波三元H-Cl-N以及N-O混合等离子体氧化后退火钝化工艺,成功地抑制了电压漂移,改善了器件不稳定性,并深入分析了改善界面质量和器件不稳定性的机理。主要研究内容和结论如下:1、考察了测量因素对Vfb不稳定性的影响,建立了 SiC MOS电容体系下Vfb不稳定性的表征评价体系。结果表明C-V测量条件也会影响Vfb。应力后的C-V测量条件对Vfb不稳定性的影响表明:快速扫描、从施加的栅极偏压应力后的相同极性处开始扫描、减少延迟时间以及在高温应力后的原位测量是首选的,以便获得由偏压温度应力（BTS）引起的最大或真实地Vfb不稳定性。通过本章的研究可以更精确地测量和评价SiC MOS电容的Vfb不稳定性,为后面章节的不稳定性电学测试打下基础。2、研究了 SiC MOS电容Vfb在BTS下的不稳定行为和机理。应力温度诱导的Vfb漂移显示:在300K及以下应力温度下,HF C-V曲线表现出顺时针回滞;而在423 K时呈现逆时针回滞。Vfb漂移的分离表明低温应力下的漂移由SiC/SiO2界面和近界面的电子俘获决定。在室温下,漂移由陷阱和可动离子共同作用。温度增加引起陷阱解陷速率变快,探测到的电荷俘获减少。高温应力下的漂移行为受到激活的移动离子控制,其抵消了电荷俘获引起的漂移效应。移动离子和缺陷的激活诱导了高温应力下额外的电子陷阱产生。栅偏压应力诱导的Vfb漂移结果表明:在100 K下,Vfb漂移随着栅压的增加表现出先增加后平稳的趋势。在273 K和423 K下,随着栅压的增加,Vfb漂移逐渐负漂。应力时间诱导的Vfb漂移结果表明:在100 K时的Vfb漂移仍呈现先增加后平稳的趋势,在273 K处的缓慢正漂是由于诱导了缓慢增加的电荷俘获,而在423 K处的漂移行为取决于激活的陷阱和激活移动离子随着应力时间的变化。通过本章的研究阐明了 SiC MOS电容的Vfb不稳定性的行为和机理,为后面从工艺角度减小漂移不稳定打下了理论基础。3、电子回旋共振（ECR）微波三元H-Cl-N混合等离子体氧化后退火（POA）改善4H-SiC MOS电容界面和偏压温度不稳定性研究。不稳定测试表明,5 min的三元H-Cl-N混合等离子体处理可以获得最低的低温交替正负BTS以及高低温应力测试的Vfb和中带电压（Vmg）回滞。而10 min混合等离子体处理产生了额外的激活的陷阱和移动离子,导致了低温交替正负BTS及高低温应力测试的Vfb和Vmg回滞的增加以及TVS测试中的离子峰值电流的增加;激活的陷阱和移动离子最终导致10 min处理的样品在高温下具有较高的Vfb稳定性。在423 K不同栅氧场强下的解钝化结果显示在和低于4.43 MV/cm下时HF C-V曲线几乎没漂移,表明在SiC/SiO2界面和栅氧化层处的钝化结构较为稳定。在423 K下3600 s和2.33 MV/cm场强下的解钝化结果显示Vfb几乎没有漂移,表明钝化结构在长时间的应力下很稳定。SIMS测试表明混合等离子体POA成功将H、Cl和N元素引入到了界面处。H、Cl和N元素降低了 SiC/SiO2的界面粗糙度、减小了界面过渡区以及钝化了界面处的缺陷,从而抑制了电子俘获,减小漂移和回滞。DFT计算表明Cl和N可以钝化移动离子和Si-Si键;N钝化和复合的N和H钝化在钝化Si-Si键和减少氧空位方面是稳定且有效的。通过本章的研究,开发了一种三元H-Cl-N同时减小电荷俘获和钝化可动离子的新途径,为改善商业SiC MOSFET的Vth不稳定提供了新思路。4、电子回旋共振微波N-O混合等离子体POA改善4H-SiC MOS电容界面和偏压温度不稳定性研究。ECR N-O混合等离子体POA显着改善了界面性质和偏压温度不稳定性,改善后的界面性质和稳定性与NO POA处理的界面电性能和稳定性较为相近。结果显示,N-O混合等离子体POA降低了 SiC Ec以下0.055-0.2 eV处的Dit,在高温423 K的四个连续PBTS和NBTS循环中保持了Vfb回滞的稳定性,并显着降低了在低温100 K下PBTS和NBTS交替应力下的Vfb回滞。N-O混合等离子体POA后,氧化物陷阱密度大大减少至2.27×1012 cm-2。通过SIMS,XPS和DFT研究了 SiC/SiO2界面处的钝化和改性机理。高反应活性的N和O混合等离子体产生了协同钝化效应,不仅可以促进界面处N的大量吸收,而且防止了 SiC衬底的进一步氧化。N和O的协同钝化增加了界面区域SiOx的x值,减少/钝化了 C相关缺陷（SiOxCy和C二聚体）,钝化了 Si间隙缺陷,并减小了过渡层厚度,从而抑制电子俘获,最终改善界面性能和器件稳定性。此外,N-O混合等离子体POA减小了 O空位和SiOxNy缺陷的产生,因此还可以抑制空穴俘获。通过本章的研究,我们开发了新颖的N-O混合等离子体退火工艺,不仅可以同时改善界面性质和偏压温度不稳定性,还可以同时抑制电子俘获和空穴俘获。此外,阐明了N和O在钝化O-、C-和Si-相关界面缺陷的协同作用机制,为改善商业SiC MOSFET的阈值电压不稳定提供了新的工艺思路和理论见解。
常建光[2]（2019）在《40纳米CMOS器件的应变技术与器件工艺研究》文中研究表明当MOSFET晶体管的栅长缩小到90nm技术节点以下,器件的电流驱动能力严重退化、漏电现象日趋严重,通过缩小器件尺寸来提升器件性能的方法变得越来越低效。硅应力工程作为一种有效的性能助推器,它通过提高载流子迁移率来增强器件驱动电流,已经被广泛应用于90 nm以下节点的纳米小尺寸器件。本文基于45nm标准CMOS工艺主要对应力记忆技术（SMT）和嵌入式SiGe源/漏极技术（eSiGe S/D）的工艺和器件物理进行了深入的研究工作,通过探索新的应力增强的工艺方法和最优的工艺条件来提高MOSFET的性能,主要创新成果如下:（1）研究了基于栅极应力记忆技术（SMT2）的NFET器件工艺实现,分析了SiN薄膜淀积温度和后处理工艺对应力大小的影响,提出了一种综合低温淀积、紫外光固化和高温快速热退化的新方法来实现SiN薄膜应力的最大化,提高SMT2NFET器件的驱动电流,减小其关断电流。通过对比分析300℃、350℃、400℃和480℃淀积的SiN薄膜的实验结果,本文发现较低的淀积温度使SiN薄膜具有多孔性,在后续的高温快速退火过程中有助于SiN薄膜中的H向外析出,从而降低了 SiN薄膜中残余的H含量,增强了 SiN薄膜的应力。另一方面,本文研究发现紫外光固化可以打断SiN中Si-H键和N-H键,重新生成Si-N键,通过后续的高温快速热退火可以进一步增强SiN的应力。实验结果表明SiN薄膜采用300℃较低的淀积温度,并依次进行紫外光固化和快速热退火后处理,SiN薄膜的应力达到了 1.7GPa。在Vdd=1 V和Ioff=100 nA/μm条件下NFET最大驱动电流达到了Ion=850 μA/μm,相比于采用480℃淀积SiN的NFET器件,平均驱动电流增加了10%左右。（2）研究了基于源/漏极应力记忆技术（SMT1）的NFET器件工艺实现,提出了一种在SiN薄膜淀积前先形成一层SiO2缓冲层的新方法,不但增强了 SiN薄膜的应力而且减小了SiN薄膜直接淀积对器件表面的损伤,降低了器件的衬底漏电流。实验结果表明通过优化SiN薄膜的淀积温度,采用额外的SiO2缓冲层工艺后NFET器件的驱动电流比无缓冲层的NFET器件提高了5%,比无应力记忆技术的NFET器件提高了11%。实验研究还表明SMT1技术中SiN薄膜淀积后应采用低温退火条件,然而过度退火会导致应力释放,造成电子迁移率降低,引起驱动电流增益减小。SiN淀积后进行550℃低温炉管热退火能够满足SMT1的应力要求,10分钟较短时间退火可得到SMT1应力最大化。另一方面,由于SiN薄膜在器件沟道引入了张应力而造成PFET性能发生退化。为此,论文提出了一种在覆盖PFET器件的SiN薄膜中选择性注入Ge离子的新方法,通过Ge离子的物理轰击效应破坏Si-N键,通过降低SiN应力来减小对PFET器件的影响。实验结果表明采用该方法并进行紫外光固化后SiN薄膜的应力减小了27%。相对于传统的选择性刻蚀PFET器件SiN的工艺,该方法工艺简单,具有低成本的优势。（3）研究了嵌入式SiGe S/D PFET器件的Ni硅化物工艺实现,分析了器件性能退化的物理机理,提出了一种基于Si帽层与预非晶化注入工艺（PAI）相结合的镍硅化物新工艺,显着地提高了 eSiGe S/D PFET器件的可靠性。传统镍硅化物工艺（Ni-only）增大了 PFET器件的漏极/衬底结的泄漏电流和源/漏极串联电阻。通过对比Ni-only、Ni-PAI、Ni-Si cap和Ni-PAI-Si cap四种硅化物工艺的实验结果,本文发现漏结BTBT高电场和锗硅化物团聚现象导致了传统镍硅化物工艺的泄漏电流增大,而NiSi/SiGe界面上局部的锗硅化物团聚造成界面粗糙是源/漏极串联电阻增大的主要原因。实验发现采用硅帽层的镍硅化物（Ni-Si cap）工艺可以改善NiSi薄膜的团聚效应和降低漏结的泄漏电流。实验进一步发现在传统镍硅化物工艺中加入PAI工艺（Ni-PAI）可以使硅化物表面变得非常光滑、均匀,减小硅化物薄膜的体电阻。本文最后采用PAI注入和Si帽层相结合的新镍硅化物工艺（Ni-PAI-Si cap）,不但使漏结的泄漏电流降低约了 1个数量级而且使源/漏区体电阻从70Ω/□显着降低到16Ω/□。此外,源/漏区串联电阻的减小和空穴迁移率提高也改善了PFET器件的饱和驱动电流IDS（sat）,使饱和驱动电流提升了 20%。
王粉霞[3]（2019）在《有机场效应晶体管（OFET）型浮栅存储器的研制》文中研究指明存储器作为信息存储、传输以及交流的主要载体,在人们日常生活中越来越不可缺少。有机场效应晶体管（OFET）型浮栅存储器因具有无损读出、可单晶体管存储以及与半导体集成工艺兼容等优势成为了有机存储器件研究的重要方向。本论文使用多晶硅（poly-Si）和碳量子点（C-QDs）作为浮栅制备了OFET型浮栅存储器,并分析了器件特性。主要内容如下:以多晶硅作浮栅,研制了结构为重掺杂的硅衬底(n++-Si)/SiO2/poly-Si/聚甲基丙烯酸甲酯（PMMA）/并五苯（pentacene）/Au的OFET型浮栅存储器。研究结果表明,随着PMMA隧穿层薄膜厚度的增加,器件的迁移率、同栅压下器件的沟道电流以及器件的存储窗口减小。PMMA隧穿层的退火时间会影响隧穿层薄膜的粗糙度,过长和过短的退火时间都将导致器件特性变差。对OFET型多晶硅浮栅存储器的电荷保持时间进行测试,结果表明,存储在多晶硅浮栅的载流子在100 s内快速流失,1000 s后只有初始值的40%。使用一步微波合成法制备了碳量子点,并将其应用在OFET型浮栅存储器中。研制了结构为n++-Si/SiO2/C-QDs+聚乙烯吡咯烷酮（PVP）/pentacene/Au和n++-Si/SiO2/PVP/pentacene/Au的器件。研究结果表明,碳量子点浓度会影响器件各功能层粗糙度,当碳量子点浓度为碳量子点原液与无水乙醇1:1稀释时,器件特性最好。在光照条件下对制备得到的OFET型碳量子点/PVP混合浮栅存储器进行编程和擦除,成功增大了存储器的存储窗口和电荷保持时间。研制了结构为n++-Si/SiO2/poly-Si/C-QDs/PMMA/pentacene/Au的OFET型双浮栅存储器。研究结果表明,碳量子点有效地改善了基于多晶硅浮栅的OFET型浮栅存储器的器件特性,将器件迁移率从单多晶硅浮栅的0.04 cm2 V-1 s-1提高到了0.06 cm2 V-1 s-1,增强了器件对电荷的存储能力并且在编程电压和擦除电压VP/VE=±55 V时,产生了近40 V的存储窗口。
王一行[4]（2017）在《VD功率MOSFET失效机理及寿命预测技术研究》文中指出功率MOSFET是电力电子领域最常用的功率半导体器件之一,其中在中小功率场合应用最为广泛的是VD功率MOSFET。而同时,VD功率MOSFET也是电路系统中失效率最高的器件之一,其可靠性对于整个系统的可靠性具有很大影响。所以对VD功率MOSFET进行可靠性和寿命预测方法研究具有重要意义。由于VD功率MOSFET可靠性较高、寿命较长,通常其寿命数据难以获得,可利用特征参数的退化数据来进行器件的寿命预测。本文通过对器件的失效机理分析,设计并实现其加速退化及参数测试系统,制定电、热应力条件下的加速退化试验方案,获取大量退化数据,进而对器件开展参数退化建模及寿命预测技术的研究。首先,本文研究器件的主要失效机理,着重分析高电场（HEF）及正向偏压温度不稳定性（PBTI）效应对器件物理结构和参数的影响,结合TCAD半导体器件仿真和加速退化试验数据验证机理的准确性,并确定器件退化过程中能够表征退化状态的敏感特征参数。其次,设计基于加速退化试验的MOSFET参数测试系统,可实现对批量器件同时进行加速退化试验,同时自动、定时完成相应敏感特征参数的测量,并将试验数据返回上位机保存和处理。之后基于此系统,设计不同等级电、热应力条件下的加速退化试验,收集特征参数退化数据。最后,基于试验数据,根据现有的经典应力模型,分别针对HEF及PBTI效应,建立与时间及应力相关的参数退化模型。根据建立的参数退化模型和设定的失效阈值,对退化器件进行寿命预测,并验证参数退化模型的准确性。另外,利用时间序列分析法和粒子滤波算法,根据器件的历史退化数据进行寿命预测。分析比较参数退化模型预测方法、时间序列分析法和粒子滤波算法的寿命预测结果,并分析比较3种方法的特点及适用场合。
王卓[5]（2015）在《薄层SOI高压LDMOS器件模型与特性研究》文中提出SOI（Silicon On Insulator,绝缘体上硅）高压LDMOS（Lateral Double-diffused Metal Oxide Semicondutor,横向双扩散金属氧化物半导体）器件具有低功耗、高频率、高集成度等特点,广泛用于智能功率集成电路,如汽车电子、医疗电子、智能家电和航空航天等领域。相比厚层SOI LDMOS,薄层SOI LDMOS具有良好的工艺兼容性和较少的寄生效应。因此,薄层SOI高压LDMOS在功率集成电路,特别是功率开关和驱动集成电路中有着良好的应用前景。但是由于背栅偏置的原因,薄层SOI P型高压LDMOS器件的特性受到严重影响,相比N型器件,其RESURF（REduced SURface Field,降低表面电场）效应被抑制,较难实现高的耐压。同时受到介质层电场限制,SOI高压LDMOS器件击穿电压很难突破600 V,阻碍了其在更高电压的集成电路中的应用。目前国际上研究集中在3μm以上厚层SOI高压LDMOS,对1.5μm以下的薄层SOI高压LDMOS鲜有研究,尤其是P型LDMOS（PLDMOS）。迄今的研究,大部分耐压模型针对厚层SOI高压LDMOS,对薄层SOI高压LDMOS也涉及较少。本文基于电场调制理论,研究了薄层SOI高压LDMOS背栅效应及耐压特性,建立了背栅耐压模型和超薄SOI横向线性变掺杂（Variation of Lateral Doping,VLD）LDMOS耐压模型,并提出两类新的器件结构。主要研究工作如下:1.提出SOI PLDMOS背栅耐压模型。针对SOI PLDMOS固有的背栅效应,提出了背栅耐压模型,给出背栅穿通击穿的判据。模型揭示了SOI高压PLDMOS背栅穿通机理,得到背栅电压、n阱浓度和pf区结深之间的关系。当穿通击穿判据条件满足时,背栅穿通击穿就会发生。该背栅模型适用于所有SOI PLDMOS,具有普适性。同时基于背栅模型,对1.5μm厚SOI PLDMOS耐压特性进行分析,优化结构参数,使其避免发生背栅穿通。实验结果显示SOI PLDMOS在背栅电压-200 V时,击穿电压达到329 V。2.提出超薄层SOI高压VLD NLDMOS耐压模型。针对超薄层SOI高压VLD NLDMOS,提出了耐压模型,给出器件的RESURF条件。基于介质场增强理论,采用超薄漂移区来提高硅临界击穿电场,从而提高击穿电压。基于RESURF条件,对器件耐压和比导通电阻特性进行研究。实验结果显示,超薄层SOI高压VLD NLDMOS的漂移区厚度约为0.15μm,器件耐压达到644 V,比导通电阻为24.1Ω·mm2。3.提出两类新的器件结构。基于上述SOI高压器件纵向耐压机理,提出了两类新的器件结构。第一类从增加器件纵向耐压出发,提出了三种新器件:T-RESURF型SON LDMOS、PSUB型SOI VLD LDMOS和界面电荷岛型SOI LDMOS。相比传统SON结构,T-RESURF型SON LDMOS在保持相同耐压同时,比导通电阻降低了40.8%。第二类提出一种U型槽栅SOI MOSFET,利用积累层来降低比导通电阻,相比常规槽栅结构,比导通电阻降低了83%,突破硅极限。
陶芬芬[6]（2014）在《高k/金属栅的可靠性研究》文中研究表明CMOS集成电路已成为现代信息科学技术的产业基础,产业界为了追求高性能、低功耗以及低成本,不断提高集成电路的集成度,这使得晶体管特征尺寸越来越小,晶体管的沟道长度和栅介质的厚度也急剧减小。传统Si02介质的厚度己经达到材料的物理极限,由此造成了栅漏电流和功耗的急剧增加。为了克服栅漏电流问题,高k介质Hf02成为最合适的替换材料；为了解决Hf02介质与传统的多品硅栅材料不兼容的问题,金属栅材料也被应用到栅结构之中。由此,高K/金属栅技术作为一项革命性的技术被引入到CMOS集成电路中,但是由于HfO2本身结晶温度低、与Si衬底以及金属电极接触界面较差,另外在薄膜沉积过程中容易产生高浓度的氧空位等缺陷,使得以Hf02为栅介质的MOSFET的可靠性尤其是NMOSFET的可靠性受到了巨大的挑战。因此,本文主要研究了SiO2/HfO2/TiN/TiAl/TiN/W这种栅结构的NMOSFET器件的可靠性问题,包括以下几个方面：时变击穿（TDDB）、应力引起的漏电流（SILC）以及正偏压不稳定性（PBTI）。（1）在TDDB特性研究方面,主要分析了器件在不同电压应力和温度应力下的TDDB寿命,采用E模型外推出器件在正常工作电压下的TDDB寿命达到10年,电压加速因子为1.59cm/MV.在保持电压应力一定时,利用器件的TDDB寿命与温度之间的阿列尼乌斯（Arrhenius）关系,计算得到HfO2/SiO2介质结构的本征偶极势po为1.370e?,本征激活能△H*0为2.274eV。（2）在SILC特性研究方面,主要研究了NMOSFET在电压应力作用下SILC的退化情况,通过测试得到SILC与监测电压Vg的图谱,找到与陷阱相关的SILC峰值位置,一个位于-0.25V,一个位于0.8-1.0V。通过对峰值位置的表面势和能带结构计算,得到位于-0.25V处的SILC峰值对应于Hf02介质层中的体陷阱—中性氧空位Vo,对应于Si导带最小值下方的0.51eV处；位于0.8-1.0V处的SILC峰值对应于界面Si02中的界面陷阱,对应于Si表面导带底附近。根据-0.25V峰值位置处对应的陷阱产生速率要远远大于0.8-1.0V处对应的陷阱产生速率,推出HfO2介质层先于界面Si02发生击穿,是决定整个介质退化主要因素。（3）在PBTI特性研究方面。首先,分析了器件在不同电压应力下的PBTI退化现象,得到阈值电压的漂移AVt与应力时问t满足幂函数关系,幂指数n不受电压应力的影响；阈值电压的漂移AVt与电压应力满足指数增长关系,利用该关系推算器件在正常工作条件下的PBTI寿命。在T=125℃, Vg=1V时,器件的PBTI寿命为3350s,远远低于之前计算的TDDB寿命,由此得出,对基于高lK/金属栅的NMOSFET,器件在栅介质的发生击穿之前就会因为阈值电压的过分漂移而失效,PBTI才是高k/金属栅最主要的可靠性限制因素。其次,分析了器件在不同温度应力下的PBTI退化。阈值电压的漂移与温度之间的关系不是传统意义上的阿列尼乌斯（Arrhenius）关系,需要根据温度区间分段处理。当温度T≤75℃时PBTI退化的激活能为0.04eV,表明器件在低温下温度对PBTI退化影响较弱；在T≥75℃时PBTI退化的激活能为0.23eV,表明在高温下温度对器件PBTI退化影响较强。因此,在对器件寿命预测时要考虑温度的影响。
周永辉[7]（2014）在《抗辐射SOI CMOS器件结构的研究与设计》文中提出近年来空间技术的快速发展，使越来越多的电子设备应用于空间设备中，空间中的辐射环境给这些电子设备带来了很大的危害。由于SOI MOSFET其独特的结构使其具有较强的抗单粒子辐射的能力，但其复杂的结构也使其对抗总剂量辐射效应比传统体硅器件复杂的多。通过对国内外有关SOI MOSFET器件抗总剂量辐射效应的研究状况进行系统化的调研，本论文针对H形栅和环形栅的SOI MOSFET结构的抗总剂量辐射效应进行了研究，并对条形栅、H形栅和环形栅SOI MOSFET结构进行总剂量辐射效应模拟仿真。通过对总剂量辐射效应基本原理及其对SOI MOSFET影响、H形栅和环形栅SOI器件抗辐射结构原理、TCAD模拟仿真等方面的研究和分析，本论文在以下几个方面取得一定的研究成果：1、通过CMOS器件的总剂量辐射效应机理和现有抗辐射器件结构的分析，深入探讨了CMOS器件电学特性退化机制（阈值电压漂移、泄露电流等），为下一步提出抗总剂量SOIMOSFET结构打下基础；2、本文分析和设计了具有较好抗总剂量辐射能力的H形栅、正方形栅、圆形栅三种SOIMOSFET结构，并对三种器件结构进行了纵向结构和横向尺寸的设计。基于0.8mSOICMOS工艺，优化设计了W/L分别为2m/0.8m、4m/0.8m、6m/0.8m的H形栅、正方形栅、圆形栅SOI MOSFET；3、针对优化设计的三种抗辐射SOI器件（H形栅、正方形栅和圆形栅），利用SentaurusTCAD软件3D模拟仿真进行抗辐射SOI器件性能的评估。在Sentaurus TCAD软件环境中，分别建立条栅、W/L分别为2m/0.8m、4m/0.8m、6m/0.8m的H形栅、正方形栅和圆形栅SOI MOSFET器件结构，并进行了总剂量辐射前后不同器件结构的电学特性仿真和分析，获取了不同栅形状的SOI MOSFET电学特性随总剂量辐射剂量变化的变化关系规律。从中可以看出，H形栅和环栅结构的SOI MOSFET具有较好的抗总剂量辐射效应的能力，且H形栅结构的抗辐射能力要好于环形栅结构；在辐射总剂量为400Krad（SiO2）时，W/L4m/0.8mH形栅结构在抑制阈值电压漂移方面有较大的优势，W/L6m/0.8mH形栅结构在抑制泄露电流方面比较好，从而为进一步设计抗辐射SOI MOSFET器件结构提供可靠的依据。
石晶,钱文生,刘冬华[8]（2013）在《基于双栅PMOSFET模型的硼穿通分析方法》文中指出随着栅氧化层厚度的不断减小,硼穿通问题变得越来越严重。特别是在表面沟道器件中,非常容易出现硼穿通现象。为了减小P型多晶硅栅电极中硼穿通的影响,需要明确多晶硅栅电极中硼穿通与栅氧化层厚度之间的关系。提出的双栅PMOSFET模型将P型多晶硅栅极与N型多晶硅栅极的功函数之差与阈值电压差值进行对比,完成了硼穿通的判定。通过优化热氧化条件,采用N2O热处理,能够有效改善薄栅氧化层PMOSFET中的硼穿通问题。
许喆[9]（2010）在《一种高压MOS器件栅极氧化层制程改善方法》文中指出在0.25um以下的高阶制程中,通常使用蚀刻形成STI （Shallow Trench Isolation）浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制,STI浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异,所以整个MOS器件的浅沟槽拐角处的氧化层厚度及平滑度是比较难控制的,这直接影响了栅极氧化层的可靠性。突出表现在TDDB（Time Dependent Dielectric Breakdown）测试不易得到较好的结果。本课题主要介绍在厂内对0.18um EPFLASH （Embedded P-Channel Flash） CMOS（Complementary Metal Oxide Semiconductor）产品工艺进行可靠度评价后,通过对栅极氧化层VBD （Voltage to Breakdown）可靠性均匀度差的问题分析,找出工艺步骤的中的关键环节,进行多项指标监测试验,由各种条件组合下的工程试验数据的支持,得出产品在CMP （Chemical Mechanical Planarization）研磨过程后的STI高度控管的重要性的结论。最后本课题提供了一种关于高压MOS器件栅极氧化层制程的改善方法。该方法主要是通过生产线上对产品CMP研磨后STI高度的QA SPC （Statistical Process Control）控管来保证STI拐角处的氧化层厚度以及平滑度达到规定预设值,从而保证产品VBD均匀度,同时使其在TDDB测试时达到量产标准。该方法的实施有效提高了产品的良率。
陆肇勇[10]（2009）在《掺氮氧化硅栅介质对0.13um CMOS器件1/f噪声特性影响的研究》文中进行了进一步梳理当CMOS工艺发展到深亚微米阶段,传统的二氧化硅栅氧介质已经接近其物理极限。为减少栅氧化层的隧穿电流,提高其对硼的阻挡能力,势必要引入新的栅介质材料。在0.15μm至0.065μm的CMOS工艺中,通常的做法是在氧化层中掺氮。氮的掺入会提高栅介质的介电常数,缓解短沟器件对栅氧化层减薄的依赖,降低栅介质的隧穿电流,提高其对硼的阻挡能力。但是,传统的掺氮方法是在热氧化后通过高温氮化退火实现,氮掺杂在Si-SiO2界面。由于氮在界面的引入改变了界面附近的晶格结构,使CMOS器件某些性能出现退化,其中特别值得注意的是,氮在界面的掺杂降低了器件的某些可靠性,增加了器件的1/f噪声（flicker noise,也叫闪烁噪声）,这对低频应用的模拟器件尤其不利。通常认为CMOS器件的1/f噪声来自沟道中载流子密度或迁移率的不规则变化,前者取决于Si-SiO2界面态密度及其在禁带能级中的位置,后者则由载流子与声子群的散射决定。本文探讨了不同氮化及退火条件生成的掺氮氧化硅栅介质对0.13μm CMOS器件1/f噪声特性的影响。通过在线测试掺氮氧化层界面陷阱密度、氧化层总电荷、氧化层可移动电荷、氮浓度及其分布等,分析氮在氧化层中的掺杂分布对氧化层特性及作为栅介质时对CMOS器件1/f噪声特性的影响。在线监控表明,氮在Si-SiO2界面的掺杂增加了氧化层的总电荷,在相同的退火条件下,氮的掺杂浓度越高,或其分布越靠近界面,则氧化层总电荷越高。而CMOS器件的1/f噪声测试结果表明,氮在Si-SiO2界面的掺杂是0.13μm掺氮氧化硅栅介质CMOS器件1/f噪声特性恶化的主要原因。其机理可能是氮在界面的引入使Si-N键替代了扭曲的Si-O键,释放了过渡氧化层的应力,改变了界面附近的硅衬底的晶格结构,增强了载流子与由晶格结构决定的声子群的散射,导致CMOS器件的1/f噪声恶化。通过先氮化后氧化等方法,可将氮掺杂由Si-SiO2界面提升到SiO2表面附近,降低氮掺杂对Si-SiO2界面应力的影响,该方法将0.13μm CMOS器件的1/f噪声降低了14～20dB。在进行CMOS掺氮栅氧化工艺开发时,可设计不同的掺氮工艺条件,通过在线监控氧化层总电荷的方法,选择较优的栅氧化工艺来降低器件的1/f噪声,缩短工艺开发周期和成本。
二、氮注入多晶硅栅对超薄SiO_2栅介质性能的影响（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、氮注入多晶硅栅对超薄SiO_2栅介质性能的影响（论文提纲范文）
（1）SiC MOS电容的平带电压漂移特性测量及控制技术（论文提纲范文）
| 摘要 |
| Abstract |
| 主要符号表和主要缩略语 |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 SiC MOS器件电压漂移特性及钝化工艺的研究现状 |
| 1.3 研究思想及研究内容 |
| 2 MOS电容平带电压漂移的测量因素及条件研究 |
| 2.1 引言 |
| 2.2 SiC MOS电容的制备工艺和测试方法 |
| 2.2.1 SiC MOS电容的制备工艺 |
| 2.2.2 SiC MOS电容的应力漂移测试方法 |
| 2.3 HF C-V测量条件对V_(fb)不稳定性的影响 |
| 2.4 偏压温度应力后的C-V测量条件对V_(fb)不稳定性的影响 |
| 2.5 本章小结 |
| 3 偏压温度应力下的SiC MOS电容平带电压漂移行为和机理研究 |
| 3.1 引言 |
| 3.2 SiC MOS电容的制备工艺和测试方法 |
| 3.2.1 SiC MOS电容的制备工艺 |
| 3.2.2 SiC MOS电容的应力漂移测试方法 |
| 3.3 偏压温度应力下的应力温度对V_(fb)漂移行为的影响及其机制 |
| 3.3.1 PBTS下的热氧化、NP(5)和NHP(5)样品的V_(fb)漂移以及N和H改善不稳定性的机制 |
| 3.3.2 不同应力温度下的V_(fb)漂移和回滞行为 |
| 3.3.3 不同应力温度下的V_(fb)漂移的成分解析 |
| 3.3.4 不同应力温度下的V_(fb)漂移的微观机制 |
| 3.4 偏压温度应力下的栅偏压应力对V_(fb)漂移行为的影响 |
| 3.5 偏压温度应力下的应力时间对V_(fb)漂移行为的影响 |
| 3.6 本章小结 |
| 4 4H-SiC MOS电容中同时减小电荷俘获和钝化可动离子的三元H-Cl-N混合等离子体POA技术研究 |
| 4.1 引言 |
| 4.2 SiC MOS电容的H-Cl-N混合等离子体钝化工艺和测试方法 |
| 4.2.1 SiC MOS电容的H-Cl-N混合等离子体POA工艺 |
| 4.2.2 测试表征方法 |
| 4.3 ECR微波三元H-Cl-N混合等离子体钝化的4H-SiC MOS电容栅氧化层的击穿特性 |
| 4.4 ECR微波三元H-Cl-N混合等离子体钝化对SiC/SiO_2界面态的改善效果 |
| 4.5 ECR微波三元H-Cl-N混合等离子体钝化的4H-SiC MOS电容的V_(fb)稳定性 |
| 4.6 在423 K下不同氧化物电场和应力时间下的解钝化稳定性 |
| 4.7 等离子体钝化机制 |
| 4.8 本章小结 |
| 5 改善4H-SiC MOS电容界面和偏压温度不稳定性的N-O混合等离子体POA技术研究 |
| 5.1 引言 |
| 5.2 SiC MOS电容的N-O混合等离子体POA工艺和测试方法 |
| 5.2.1 SiC MOS电容的N-O混合等离子体POA工艺 |
| 5.2.2 测试表征方法 |
| 5.3 N-O混合等离子体POA钝化的SiC MOS电容的界面态分布 |
| 5.4 N-O混合等离子体POA钝化的SiC MOS电容的高温稳定性 |
| 5.5 N-O混合等离子体POA钝化的SiC MOS电容的低温稳定性 |
| 5.6 不同退火处理样品的元素深度分布和钝化机制 |
| 5.6.1 不同退火处理样品的元素深度分布 |
| 5.6.2 SiO_x中的x值 |
| 5.6.3 相对碳含量 |
| 5.6.4 界面过渡层厚度 |
| 5.6.5 氮元素的深度分布及其与电学性质的关系 |
| 5.6.6 氮和氧元素的协同钝化机理 |
| 5.7 不同退火处理样品的SiC/SiO_2界面处的化学成键分析 |
| 5.7.1 SiC/SiO_2界面处的Si成键分析 |
| 5.7.2 SiC/SiO_2界面处的C成键分析 |
| 5.7.3 SiC/SiO_2界面处的N成键分析 |
| 5.8 N、O和NO钝化的C二聚体缺陷结构及其态密度分布 |
| 5.9 同时抑制电子俘获和空穴俘获的启示和意义 |
| 5.10 本章小结 |
| 6 结论与展望 |
| 6.1 全文结论 |
| 6.2 创新点概述 |
| 6.3 展望 |
| 参考文献 |
| 攻读博士学位期间科研项目及科研成果 |
| 致谢 |
| 作者简介 |
（2）40纳米CMOS器件的应变技术与器件工艺研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 论文研究意义 |
| 1.4 研究内容与论文组织结构 |
| 参考文献 |
| 第二章 应变硅技术基础 |
| 2.1 硅应变产生原理 |
| 2.2 全局应变硅技术 |
| 2.2.1 应变-弛豫缓冲层结构(Strained Relaxed Buffer, SRB) |
| 2.2.2 绝缘层上应变结构(strained on insulator,SOI) |
| 2.2.3 全局应变硅技术优缺点 |
| 2.3 局部应变硅技术 |
| 2.3.1 双应力衬垫技术(DSL) |
| 2.3.2 应力接近技术(SPT) |
| 2.3.3 应变接触孔刻蚀停止层技术(CESL) |
| 2.3.4 嵌入式SiGe源/漏极技术(eSiGe S/D) |
| 2.3.5 应力记忆技术(SMT) |
| 2.4 本章小结 |
| 参考文献 |
| 第三章 基于栅极应力记忆的NFET工艺与器件物理研究 |
| 3.1 SMT NFET器件工艺制备 |
| 3.1.1 SiN应力膜形成过程 |
| 3.1.2 SMT NFET工艺流程 |
| 3.2 淀积温度对SiN薄膜的影响 |
| 3.2.1 SiN薄膜应力 |
| 3.2.2 多晶硅晶粒尺寸 |
| 3.3 后处理工艺对SiN薄膜影响 |
| 3.3.1 后处理顺序对SiN薄膜厚度与折射率影响 |
| 3.3.2 后处理顺序对氢含量与应力的影响 |
| 3.3.3 两种后处理工艺对比 |
| 3.4 SMT NFET器件电学特性测试与分析 |
| 3.4.1 I_(on)-I_(off)特性 |
| 3.4.2 V_T-I_(on)与V_T-I_(off)特性 |
| 3.4.3 窄沟道效应 |
| 3.4.4 栅极和衬底泄漏电流 |
| 3.4.5 工艺优化综合分析 |
| 3.5 本章小结 |
| 参考文献 |
| 第四章 基于源/漏极应力记忆的NFET工艺与器件可靠性研究 |
| 4.1 基于源/漏极应力记忆技术(SMT1) |
| 4.1.1 SMT1工艺流程 |
| 4.1.2 基于SMT1技术的样品制备 |
| 4.2 SMT1 NFET器件性能测试与分析 |
| 4.2.1 NFET电流驱动能力比较 |
| 4.2.2 后退火时间对迁移率影响 |
| 4.2.3 衬底漏电流分析 |
| 4.2.4 SMT1 NFET器件整体性能评价 |
| 4.2.5 两种应力记忆技术之间的关系 |
| 4.3 减小应力对PFET性能影响 |
| 4.3.1 选择性Ge离子注入技术 |
| 4.3.2 Ge离子注入对SiN应力影响 |
| 4.3.3 紫外光固化后处理的影响 |
| 4.4 本章小节 |
| 参考文献 |
| 第五章 嵌入式SiGe S/D PFET器件可靠性研究 |
| 5.1 eSiGe S/D PFET制备 |
| 5.1.1 基本工艺流程 |
| 5.1.2 器件基本性能测试 |
| 5.2 漏极/衬底结泄漏电流分析与讨论 |
| 5.2.1 改进的镍硅化物工艺 |
| 5.2.2 泄漏电流测试结果分析 |
| 5.3 源/漏极串联电阻和迁移率分析与讨论 |
| 5.3.1 源/漏串联电阻和迁移率测量方法 |
| 5.3.2 源/漏串联电阻测试结果 |
| 5.3.3 源/漏极串联电阻增大原因分析 |
| 5.4 本章小结 |
| 参考文献 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 博士期间发表的论文 |
| 博士期间获得的专利 |
（3）有机场效应晶体管（OFET）型浮栅存储器的研制（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 有机存储器的分类及简介 |
| 1.3 OFET型浮栅存储器的研究背景 |
| 1.3.1 OFET型浮栅存储器的研究进展 |
| 1.3.2 OFET型浮栅存储器的研究现状 |
| 1.4 本论文研究内容 |
| 第二章 OFET型浮栅存储器概述 |
| 2.1 OFET型浮栅存储器的结构与工作原理 |
| 2.1.1 器件结构 |
| 2.1.2 工作原理 |
| 2.2 OFET型浮栅存储器主要参数 |
| 2.2.1 转移特性曲线和输出特性曲线 |
| 2.2.2 阈值电压 |
| 2.2.3 场效应迁移率和电流开关比ION/IOFF |
| 2.2.4 存储窗口和电荷保持时间 |
| 2.3 OFET型浮栅存储器的材料 |
| 2.3.1 绝缘层与隧穿层材料 |
| 2.3.2 浮栅层材料 |
| 2.3.3 有源层有机半导体材料 |
| 2.3.4 电极材料 |
| 2.4 OFET型浮栅存储器制备工艺 |
| 2.5 本章小结 |
| 第三章 OFET型多晶硅浮栅存储器的研制 |
| 3.1 器件结构设计 |
| 3.2 器件制备 |
| 3.3 不同隧穿层厚度的OFET型多晶硅浮栅存储器 |
| 3.3.1 存储器功能层表面形貌分析 |
| 3.3.2 存储器的输出特性分析 |
| 3.3.3 存储器的转移特性分析 |
| 3.3.4 存储器的存储特性分析 |
| 3.4 不同隧穿层制备条件对OFET型多晶硅浮栅存储器的影响 |
| 3.4.1 存储器功能层表面形貌分析 |
| 3.4.2 存储器的场效应特性分析 |
| 3.4.3 存储器的存储特性分析 |
| 3.5 存储器的电荷保持时间 |
| 3.6 本章小结 |
| 第四章 OFET型碳量子点浮栅存储器的研制 |
| 4.1 前言 |
| 4.2 碳量子点的制备与表征 |
| 4.2.1 碳量子点的制备 |
| 4.2.2 碳量子点的表征 |
| 4.3 OFET型碳量子点/PVP混合浮栅存储器 |
| 4.3.1 器件结构设计 |
| 4.3.2 器件制备 |
| 4.3.3 存储器功能层表面形貌分析 |
| 4.3.4 存储器的场效应特性分析 |
| 4.3.5 存储器的存储特性分析 |
| 4.3.6 存储器的电荷保持时间 |
| 4.4 基于光辅助的OFET型碳量子点/PVP混合浮栅存储器 |
| 4.4.1 基于光辅助编程和擦除的存储特性分析 |
| 4.4.2 基于光辅助编程和擦除的电荷保持时间 |
| 4.5 本章小结 |
| 第五章 OFET型碳量子点-多晶硅双浮栅存储器的研制 |
| 5.1 器件结构设计与器件制备 |
| 5.2 存储器功能层表面形貌分析 |
| 5.3 存储器的特性分析 |
| 5.3.1 场效应特性分析 |
| 5.3.2 存储特性分析 |
| 5.4 存储器的电荷保持时间 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（4）VD功率MOSFET失效机理及寿命预测技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题的来源及研究的目的和意义 |
| 1.2 MOSFET失效分析国内外研究现状 |
| 1.2.1 MOSFET失效分析国外研究现状 |
| 1.2.2 MOSFET失效分析国内研究现状 |
| 1.3 加速退化试验及性能退化建模国内外研究现状 |
| 1.3.1 加速退化试验国内外研究现状 |
| 1.3.2 性能退化建模国内外研究现状 |
| 1.3.3 基于加速退化的MOSFET可靠性评估研究现状 |
| 1.4 寿命预测技术国内外研究现状 |
| 1.5 国内外文献综述简析 |
| 1.6 本文主要研究内容 |
| 第2章 VD功率MOSFET失效机理分析 |
| 2.1 引言 |
| 2.2 功率MOSFET主要失效模式和机理分析 |
| 2.2.1 功率MOSFET封装结构失效分析 |
| 2.2.2 功率MOSFET芯片结构失效分析 |
| 2.3 HEF及BTI条件下VD功率MOSFET退化机理分析 |
| 2.3.1 HEF条件下VD功率MOSFET退化机理分析 |
| 2.3.2 BTI条件下功率MOSFET退化机理分析 |
| 2.4 功率MOSFET敏感参数确定 |
| 2.4.1 阈值电压 |
| 2.4.2 导通电阻 |
| 2.4.3 转移特性曲线 |
| 2.4.4 米勒平台电压 |
| 2.5 失效机理TCAD仿真分析及验证 |
| 2.6 本章小结 |
| 第3章 功率MOSFET加速退化及参数测试系统 |
| 3.1 引言 |
| 3.2 系统总体方案设计 |
| 3.2.1 系统主要功能 |
| 3.2.2 系统总体方案设计 |
| 3.3 系统硬件设计 |
| 3.3.1 参数测试电路设计 |
| 3.3.2 测试调理电路设计 |
| 3.3.3 退化模块电路设计 |
| 3.4 系统软件设计 |
| 3.5 系统精度及稳定性检验 |
| 3.6 本章小结 |
| 第4章 VD功率MOSFET参数退化建模 |
| 4.1 引言 |
| 4.2 VD功率MOSFET加速退化试验方案 |
| 4.2.1 加速退化试验方案设计 |
| 4.2.2 加速退化试验结果及分析 |
| 4.3 经典时间应力模型 |
| 4.3.1 阿伦尼乌斯模型 |
| 4.3.2 逆幂律模型 |
| 4.3.3 退化过程模型 |
| 4.3.4 经典MOSFET参数退化模型 |
| 4.4 HEF下MOSFET参数退化模型 |
| 4.4.1 HEF下阈值电压退化模型的建立 |
| 4.4.2 HEF下导通电阻退化模型的建立 |
| 4.4.3 HEF下跨导退化模型的建立 |
| 4.4.4 HEF下米勒平台电压退化模型的建立 |
| 4.5 PBTI下MOSFET参数退化建模 |
| 4.6 退化模型准确度检验 |
| 4.7 本章小结 |
| 第5章 基于退化数据的VD功率MOSFET寿命预测方法 |
| 5.1 引言 |
| 5.2 参数退化模型寿命预测方法 |
| 5.3 基于数据驱动的寿命预测方法 |
| 5.3.1 时间序列分析法 |
| 5.3.2 平稳性检验和平稳化处理 |
| 5.3.3 非周期性时间序列寿命预测结果 |
| 5.4 基于粒子滤波算法的寿命预测方法 |
| 5.4.1 标准粒子滤波算法 |
| 5.4.2 初始化和权值更新 |
| 5.4.3 重采样算法 |
| 5.4.4 粒子滤波算法寿命预测结果 |
| 5.5 寿命预测方法比较 |
| 5.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（5）薄层SOI高压LDMOS器件模型与特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 SOI高压LDMOS概述 |
| 1.2 SOI高压LDMOS器件耐压模型 |
| 1.3 薄层SOI横向高压器件耐压技术 |
| 1.3.1 横向耐压技术 |
| 1.3.2 纵向耐压技术 |
| 1.4 本文的主要工作和创新点 |
| 第二章 薄层SOI高压LDMOS背栅模型与特性 |
| 2.1 薄层SOI高压PLDMOS器件结构和参数 |
| 2.2 薄层SOI高压PLDMOS的背栅模型 |
| 2.3 薄层SOI高压PLDMOS耐压特性 |
| 2.3.1 漂移区浓度及n-well区浓度对耐压影响 |
| 2.3.2 埋氧层与顶层硅厚度和耐压的相关性 |
| 2.3.3 p-well缓冲区浓度对耐压的影响 |
| 2.3.4 场板和耐压的相关性 |
| 2.3.5 开态特性 |
| 2.4 薄层SOI高压NLDMOS设计 |
| 2.5 实验与结果讨论 |
| 2.6 本章小结 |
| 第三章 超薄层SOI高压VLD LDMOS耐压模型与特性 |
| 3.1 SOI高压横向器件介质场增强 |
| 3.2 超薄层SOI高压VLD NLDMOS耐压模型 |
| 3.2.1 耐压模型 |
| 3.2.2 横向线性变掺杂技术 |
| 3.3 器件耐压与导通电阻 |
| 3.3.1 耐压和导通电阻与漂移区长度及掺杂浓度的相关性 |
| 3.3.2 耐压和导通电阻与漂移区厚度的相关性 |
| 3.3.3 场板对器件耐压和导通电阻的影响 |
| 3.3.4 漏端Nbuffer对器件特性的影响 |
| 3.4 超薄层SOI高压横向器件横向线性变掺杂设计 |
| 3.5 实验与结果讨论 |
| 3.6 本章小结 |
| 第四章 SOI高压横向器件新结构 |
| 4.1 T-RESURF型SON LDMOS器件 |
| 4.1.1 器件结构 |
| 4.1.2 器件设计 |
| 4.2 具有部分横向线性变掺杂的PSUB型SOI LDMOS |
| 4.2.1 器件结构与开态特性 |
| 4.2.2 关态特性以及热效应 |
| 4.3 界面电荷岛型SOI高压器件 |
| 4.3.1 CI型SOI器件的结构与参数优化 |
| 4.3.2 CI型SOI高压器件的工艺方案 |
| 4.4 超低导通电阻的U型槽栅SOI MOSFET |
| 4.4.1 器件结构和原理 |
| 4.4.2 结果讨论 |
| 4.5 本章小结 |
| 第五章 结论 |
| 5.1 主要结论 |
| 5.2 下一步工作 |
| 致谢 |
| 参考文献 |
| 攻博期间取得的科研成果 |
（6）高k/金属栅的可靠性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号表 |
| 第一章 绪论 |
| 1.1 前言 |
| 1.2 高k/金属栅的研究现状 |
| 1.2.1 高k介质材料的研究现状 |
| 1.2.2 金属栅材料的研究现状 |
| 1.3 高K/金属栅的目前存在的问题 |
| 1.4 高k/金属栅的可靠性研究现状 |
| 1.4.1 阈值电压的滞后现象(hysteresis) |
| 1.4.2 偏压温度不稳定性(BTI) |
| 1.4.3 热载流子效应(HCI) |
| 1.4.4 应力引起的漏电流(SILC) |
| 1.4.5 时变击穿(TDDB) |
| 1.5 论文的主要内容 |
| 本章参考文献 |
| 第二章 高k/金属栅的失效机理和寿命外推模型 |
| 2.1 TDDB的击穿机理与寿命外推模型 |
| 2.1.1 E模型(热化学模型) |
| 2.1.2 1/E模型(阳极空穴注入模型) |
| 2.1.3 幂函数模型(V~(-n)模型) |
| 2.1.4 指数E~(1/2)模型 |
| 2.1.5 四种模型对比 |
| 2.2 SILC机理与寿命外推模型 |
| 2.2.1 正电荷辅助隧穿模型 |
| 2.2.2 陷阱辅助隧穿(TAT:Trap Assistant Tunneling) |
| 2.2.3 SILC寿命外推模型 |
| 2.3 PBTI失效机理与寿命外推模型 |
| 2.3.1 对数时间模型 |
| 2.3.2 指数时间模型 |
| 2.3.3 幂函数时间模型 |
| 2.4 器件可靠性相关的概念介绍 |
| 2.4.1 击穿时间T_(BD) |
| 2.4.2 临界陷阱密度N_(BD) |
| 2.4.3 陷阱产生速率m |
| 2.5 寿命预测相关的统计方法 |
| 2.5.1 器件失效率与寿命 |
| 2.5.2 器件可靠性的概念 |
| 2.5.3 器件寿命的统计方法 |
| 本章参考文献 |
| 第三章 高k/金属栅的TDDB寿命评估 |
| 3.1 高K/金属栅MOSFET的制备 |
| 3.1.1 MOSFET制备流程 |
| 3.1.2 TDDB测试方法 |
| 3.2 实验结果与分析 |
| 3.2.1 TDDB击穿曲线分析 |
| 3.2.2 电压应力对TDDB的影响 |
| 3.2.3 温度应力对TDDB的影响 |
| 3.2.4 威布尔斜率β分析 |
| 本章参考文献 |
| 第四章 高k/金属栅的SILC特性研究 |
| 4.1 SILC的测试方法 |
| 4.2 SILC结果与分析 |
| 4.2.1 SILC与监测电压的关系图谱 |
| 4.2.2 SILC峰值对应的陷阱能级计算 |
| 本章参考文献 |
| 第五章 高k/金属栅的PBTI特性研究 |
| 5.1 测试方法 |
| 5.2 结果讨论与分析滞后现象 |
| 5.2.1 滞后现象 |
| 5.2.2 电压应力对PBTI的影响 |
| 5.2.3 温度应力对PBTI的影响 |
| 本章参考文献 |
| 第六章 总结与展望 |
| 6.1 本文的主要结论 |
| 6.2 未来研究工作展望 |
| 致谢 |
| 在读期间发表的论文 |
| 学位论文评阅及答辩情况表 |
（7）抗辐射SOI CMOS器件结构的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 SOI的发展状况 |
| 1.3 辐射环境和辐射效应 |
| 1.3.1 辐射环境 |
| 1.3.1.1 空间辐射环境 |
| 1.3.1.2 核辐射环境 |
| 1.3.2 辐射效应 |
| 1.4 CMOS器件抗辐射技术 |
| 1.4.1 体硅CMOS器件抗辐射技术 |
| 1.4.2 SOI CMOS器件抗辐射技术 |
| 1.5 本论文研究内容和结构安排 |
| 第二章 SOI技术和总剂量辐射效应对SOI CMOS器件的影响 |
| 2.1 SOI技术的优越性 |
| 2.2 SOI材料制备技术 |
| 2.2.1 注氧隔离技术（SIMOX） |
| 2.2.2 UNIBOND |
| 2.3 SOI MOSFET的类型 |
| 2.3.1 部分耗尽型SOI MOSFET |
| 2.3.2 全耗尽型SOI MOSFET |
| 2.4 总剂量辐射效应 |
| 2.4.1 总剂量辐射效应的基本原理 |
| 2.4.2 总剂量辐射效应对SOI CMOS器件的影响 |
| 2.4.2.1 总剂量辐射效应对SOI器件绝缘埋层的影响 |
| 2.4.2.2 总剂量辐射效应对MOS器件阈值电压的影响 |
| 2.4.2.3 总剂量辐射效应对MOS器件关态电流的影响 |
| 2.4.3 总剂量辐射效应对MOS器件其他性能参数的影响 |
| 2.5 本章小结 |
| 第三章 抗辐射SOI MOSFET器件结构的研究与设计 |
| 3.1 抗总剂量辐射效应方法概述 |
| 3.1.1 工艺上抗总剂量辐射效应的方法 |
| 3.1.2 器件结构设计上抗总剂量辐射效应的方法 |
| 3.2 抗辐射器件结构优化设计 |
| 3.2.1 H形栅结构 |
| 3.2.2 环形栅结构 |
| 3.2.2.1 正方形环栅结构 |
| 3.2.2.2 圆形环栅结构 |
| 3.3 本章小结 |
| 第四章 H形栅SOI MOSFET的TCAD仿真和分析 |
| 4.1 SOI MOSFET的TCAD仿真流程和工艺参数 |
| 4.1.1 SOI MOSFET的TCAD仿真流程 |
| 4.1.2 SOI MOSFET的仿真工艺参数 |
| 4.2 条形栅SOI MOSFET的仿真和分析 |
| 4.2.1 条形栅SOI MOSFET 的 3D仿真结构 |
| 4.2.2 条形栅SOI MOSFE电学特性仿真 |
| 4.2.2.1 条形栅SOI MOSFET转移特性和输出特性仿真和分析 |
| 4.2.2.2 条形栅SOI MOSFET阈值电压和泄露电流参数的仿真与分析 |
| 4.3 H形栅SOI MOSFET的TCAD仿真和分析 |
| 4.3.1 H形栅SOI MOSFET的 3D仿真结构 |
| 4.3.2 H形栅SOI MOSFET电学特性仿真和分析 |
| 4.3.2.1 H形栅SOI MOSFET转移特性和输出特性仿真和分析 |
| 4.3.2.2 H形栅SOI MOSFET阈值电压参数的仿真和分析 |
| 4.3.2.3 H形栅SOI MOSFET泄露电流参数的仿真与分析 |
| 4.4 H形栅和条形栅SOI MOSFET的电学特性仿真结果对比 |
| 4.5 本章小结 |
| 第五章 环形栅SOI MOSFET的TCAD仿真和分析 |
| 5.1 环形栅SOI MOSFET的仿真流程和工艺参数 |
| 5.2 正方形环形栅SOI MOSFET的TCAD仿真和分析 |
| 5.2.1 正方形环形栅SOI MOSFET 3D仿真结构 |
| 5.2.2 正方形环形栅SOI MOSFET 3D电学特性仿真和分析 |
| 5.2.2.1 正方形环形栅SOI MOSFET转移特性和输出特性仿真和分析 |
| 5.2.2.2 正方形环形栅SOI MOSFET阈值电压参数的仿真和分析 |
| 5.2.2.3 正方形环形栅SOI MOSFET泄露电流参数的仿真和分析 |
| 5.3 圆形环形栅SOI MOSFET的TCAD仿真和分析 |
| 5.3.1 圆形环形栅SOI MOSFET 3D仿真结构 |
| 5.3.2 圆形环形栅SOI MOSFET 3D电学特性仿真和分析 |
| 5.3.2.1 圆形环形栅SOI MOSFET转移特性和输出特性仿真和分析 |
| 5.3.2.2 圆形环形栅SOI MOSFET阈值电压参数的仿真和分析 |
| 5.3.2.3 圆形环形栅SOI MOSFET泄露电流参数仿真和分析 |
| 5.4 环形栅与条形栅SOI MOSFET模拟仿真结果对比 |
| 5.5 四种栅结构（条形栅、H形栅、正方形环栅和圆形环栅）仿真结果对比 |
| 5.6 本章小结 |
| 第六章 结论 |
| 致谢 |
| 参考文献 |
| 附录 |
（9）一种高压MOS器件栅极氧化层制程改善方法（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题研究工作的主要内容及意义 |
| 1.3 可靠性定义 |
| 1.4 VLSI栅极氧化层介质的可靠性研究现状 |
| 1.5 论文的结构 |
| 1.6 本章小结 |
| 第二章 失效分析、可靠性评价方法 |
| 2.1 VLSI失效分析技术 |
| 2.2 失效分析的作用 |
| 2.3 失效分析工作的流程和通用原则 |
| 2.3.1 失效分析工作地流程 |
| 2.3.2 失效分析的一些原则 |
| 2.4 VLSI可靠性评价方法 |
| 2.4.1 可靠性评价机台介绍 |
| 2.4.2 可靠性评价方法 |
| 2.5 本章小结 |
| 第三章 栅极氧化层可靠性的制程改善方案分析 |
| 3.1 方案设计背景 |
| 3.2 EPFlash 0.18um工艺栅极氧化层工艺 |
| 3.2.1 硅片制造厂的分区概述 |
| 3.2.2 EPFLASH 0.18um CMOS工艺制作步骤 |
| 3.3 STI制程与栅极氧化层可靠性关系 |
| 3.3.1 STI制程简介 |
| 3.3.2 STI制程对栅极氧化层可靠性的影响 |
| 3.4 相关制程的比对分析 |
| 3.5 本章小结 |
| 第四章 栅极氧化层可靠性的制程改善 |
| 4.1 制程步骤顺序的实验 |
| 4.1.1 制程步骤顺序的实验设计 |
| 4.1.2 制程步骤顺序的实验结果 |
| 4.2 STI高度的实验 |
| 4.2.1 实验设计 |
| 4.2.2 STI高度的实验结果 |
| 4.3 制程改善措施 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文的主要研究工作 |
| 5.2 课题相关之展望 |
| 参考文献 |
| 谢辞 |
| 上海交通大学学位论文答辫决议书 |
（10）掺氮氧化硅栅介质对0.13um CMOS器件1/f噪声特性影响的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 前言 |
| 第一章 CMOS集成电路栅氧化层发展的历史及挑战 |
| 第一节 集成电路发展的历史及趋势 |
| 1.1.1 什么是集成电路 |
| 1.1.2 集成电路的分类 |
| 1.1.3 集成电路发展的历史 |
| 1.1.4 CMOS集成电路发展所面临的挑战 |
| 第二节 CMOS集成电路栅氧化层发展的历史及挑战 |
| 1.2.1 CMOS集成电路栅氧化层发展的历史 |
| 1.2.2 栅氧化工艺在深亚微米器件中所面临的挑战 |
| 1.2.3 掺氮栅氧化硅在CMOS集成电路应用中所面临的难题 |
| 第二章 CMOS器件的1/f噪声 |
| 第一节 噪声产生的原理 |
| 2.1.1 噪声的定义 |
| 2.1.2 噪声的统计特性 |
| 2.1.3 噪声的分类 |
| 第二节 CMOS器件的1/f噪声模型 |
| 2.2.1 CMOS器件中1/f噪声产生的原理 |
| 2.2.2 CMOS器件的1/f噪声模型 |
| 第三节 CMOS工艺对器件1/f噪声的影响 |
| 第三章 栅氧化工艺对CMOS器件1/f噪声的影响 |
| 第一节 Si-SiO_2的界面特性 |
| 第二节 栅氧化工艺对Si-SiO_2界面特性的影响 |
| 第三节 Si-SiO_2界面特性对CMOS器件1/f噪声特性的影响 |
| 第四章 0.13μm CMOS掺氮栅氧化工艺的改进及其在线监控 |
| 第一节 常规0.13μm CMOS掺氮栅氧化工艺的局限性 |
| 第二节 0.13μm CMOS掺氮栅氧化工艺改进的可行性评估 |
| 第三节 0.13μm CMOS掺氮栅氧化工艺改进的实验设计 |
| 第四节 0.13μm CMOS掺氮栅氧化工艺改进实验的在线监控 |
| 4.4.1 CMOS栅氧化工艺改进实验的在线监控原理 |
| 4.4.2 CMOS栅氧化工艺改进实验在线监控结果及讨论 |
| 第五章 掺氮氧化硅栅介质对0.13微米MOS器件1/f噪声特性影响的实验验证结果 |
| 第一节 器件验证及测试方案 |
| 第二节 器件验证结果 |
| 第六章 总结 |
| 参考文献 |
| 致谢 |
四、氮注入多晶硅栅对超薄SiO_2栅介质性能的影响（论文参考文献）
- [1]SiC MOS电容的平带电压漂移特性测量及控制技术[D]. 杨超. 大连理工大学, 2020(07)
- [2]40纳米CMOS器件的应变技术与器件工艺研究[D]. 常建光. 南京大学, 2019(01)
- [3]有机场效应晶体管（OFET）型浮栅存储器的研制[D]. 王粉霞. 兰州大学, 2019(09)
- [4]VD功率MOSFET失效机理及寿命预测技术研究[D]. 王一行. 哈尔滨工业大学, 2017(02)
- [5]薄层SOI高压LDMOS器件模型与特性研究[D]. 王卓. 电子科技大学, 2015(03)
- [6]高k/金属栅的可靠性研究[D]. 陶芬芬. 山东大学, 2014(10)
- [7]抗辐射SOI CMOS器件结构的研究与设计[D]. 周永辉. 杭州电子科技大学, 2014(08)
- [8]基于双栅PMOSFET模型的硼穿通分析方法[J]. 石晶,钱文生,刘冬华. 微电子学, 2013(02)
- [9]一种高压MOS器件栅极氧化层制程改善方法[D]. 许喆. 上海交通大学, 2010(11)
- [10]掺氮氧化硅栅介质对0.13um CMOS器件1/f噪声特性影响的研究[D]. 陆肇勇. 复旦大学, 2009(12)